全局式快門影像感測器優缺點

作者: Guy Meynants/奧地利微電子

全局式快門(Global Shutter，GS)畫素影像感測器是整個畫素陣列的每個畫素都會在同一期間取得影像。需要有畫素內(in-pixel)記憶元素，用來在光電二極體擷取後儲存訊號…

CMOS影像感測器現今廣泛見於許多消費性及專業應用中。目前大部分CMOS影像感測器(CIS)所採用的典型快門種類被稱為滾動式快門(Rolling Shutter，RS)，這是4T主動式畫素 (4T active pixel)的固有特性，且其衍生架構具有共享式放大器輸出。

RS CMOS影像感測器的主要缺點，在於曝光開始和停止時，畫素列至畫素列會有些微時間差，會造成在鏡頭中快速移動物體的變形(圖1)，或是當照相機震動時會發生所謂的「果凍(jello)」效應。為避免此缺陷，就需要機械式快門或是閃光燈，然而許多應用無法接受這兩種方式。

圖1 RS CMOS影像感測器會使鏡頭中快速移動物體的變形。

另一個選擇是採用所謂的全局式快門(Global Shutter，GS)畫素影像感測器，也就是整個畫素陣列的每個畫素都會在同一期間取得影像。這就需要有畫素內(in-pixel)記憶元素，用來在光電二極體擷取後儲存訊號。過去許多年來，行間轉移(Interline Transfer，IT)感光耦合元件(CCD)都是GS影像感測器的技術選項，這是因為它結合全局式快門，以及相關雙採樣(correlated double sampling，CDS)輸出級的低讀取雜訊。

然而，相較於CMOS影像感測器，CCD會受限於表現普通的讀出速度、功耗較高，以及缺乏晶片上的時序及AD轉換電路整合。由於在電荷感測節點(charge sense node)缺少CDS，所以第一代的GS CMOS影像感測器的讀取雜訊過高，且快門效率也差。

在今日，有數種技術已被提出用來結合CDS和GS功能。在此同時，畫素縮放進展和微透鏡設計，讓填充因子(fill factor)的損失得以被恢復，而這樣的損失是由GS畫素所需的畫素內儲存元素造成，且能實現低雜訊GS畫素設計和良好的快門效率。

快門效率是指有多少被儲存的畫素值因為進入光線而失真(此處的進入光線一般是指在某個不相關(unrelated)曝光期間，落在某個正等待讀出的畫素上的光線)。它被計算為{1-快門關閉的靈敏度/快門開啟的靈敏度}且一般是與波長相關。

圖2顯示兩個世代較早的全局快門畫素。圖2a是一個5電晶體全局式快門畫素，在曝光後，它將影像儲存在浮動擴散(floating diffusion，FD)上。在讀出時，當選擇畫素列後，FD上的數值取樣會透過源極隨耦器(source follower)被讀取。然後這個浮動擴散會被重置，並且從這個畫素讀取參考電平(reference level)。

圖2 兩個世代較早的全局快門畫素電路圖。

這個參考電平會弭平畫素之間的所有隨機固定偏移變異(random fixed offset variations)，否則將會造成固定模式的雜訊。然而，在此浮動擴散感測節點的時域型(temporal kTC)雜訊並未被消除，這是因為在讀取光訊號後，每個畫素的參考電平會由感測節點的重置決定，這會引起與訊號電平不相關的新隨機偏差錯誤。

Gate TX2做為一個高光溢出排渠(anti-blooming drain)，也被用來開啟快門。高光溢出(anti-blooming)很重要，因為過剩電荷不被允許流入FD，前次曝光的畫素資料被儲存在那。此種畫素的快門效率並不是非常好，綠光一般是在99.9%以下。圖3說明了理由，這是5T畫素結構的橫截面。光子會在基板上產生電子，這些電子會在基板上擴散，直到它們到達針扎光電二極體(pinned photodiode)，如圖3綠色部分所示。

圖3 高光溢出畫素快門效率不佳的原因。

某些在基板較深處生成的電子可能會直接被不相關(unrelated)的n+ 連接點所收集，例如電荷儲存區(charge drain)的n+連接點，或是重置電晶體的汲極，如圖3橘色部分所示。這些電荷對光訊號沒有貢獻，也不會造成量子效率(quantum efficiency)的損失。有些電荷可能會擴散至浮動擴散的連接點，而不是到達光電二極體，如圖3紅色部分所示。這些會干擾儲存在浮動擴散的訊號，並會降低快門效率。

這樣的擴散也解釋了畫素種類的快門效率為何與波長相關：藍光生成於接近表面的地方，它大部分存在於針扎發光二極體內部。由紅光或近紅外光產生的電子位於矽元件較深之處，必須首先擴散至光電二極體，然而卻可能是到達浮動擴散，這會降低這些較長波長的快門效率。

通常來說，會在儲存節點的頂端放置一個光線遮蔽物，以改善快門效率，或是利用微透鏡讓光線聚焦在光電二極體上，遠離儲存區域。再者，在不相關n+連接點下較高的摻雜(doped)p-well，可被用來減少電子的電荷擴散，這是因為外延p基板和這個較高的摻雜p-well區域之間可能存在著些微差異。大部分的電子將傾向擴散至光電二極體，不會出現阻擋。然而還有另一個會降低快門效率的效應，而光遮蔽及p-well都無法解決這個問題，這個問題就是某些電荷可能自光電二極體洩漏，並在下一次曝光時間內穿過傳輸閘(transfer gate)到浮動擴散(請見圖3的I_leak)。

快門效率的量測要包含此效應，它的測量應該要在某個特定模式中以持續的光線測量，這個模式就是此畫素在讀出期間整合下一次的曝光。通常來說，快門效率的測量是當光電二極體透過TX2被汲出時進行，這能消除傳輸閘洩漏(transfer gate leakage)，但是無法配合全局式快門畫素一般的實際使用情境，也就是在影像讀出期間就會擷取下一個影像。

此外，浮動擴散連接點的暗洩漏電流(dark leakage current)也會干擾其上的訊號取樣，這會是雜訊、熱畫素和非均勻性的另一個來源。這特別重要，因為浮動擴散n+/p連接點觸及表面，如果n+/p連接點的消耗區內出現表面缺陷，則洩漏電流就會增加。

圖2b解決儲存節點的快門效率和暗洩漏電流問題，方法是將訊號儲存在第一源極隨耦器之後的電容C的電壓電路中，而不要儲存在浮動擴散上。這個電容容量可以大一些，由閘極(gate)或板極(plate)電容組成，這不能直接自基板收集由光子產生的電子。藉由這種方式，快門效率可被提高至99.98%以上。此畫素可利用雙重取樣運作，藉由讀取C的取樣數值後，讀取重置電平做為參考，但它仍然缺少相關雙重取樣，就像圖2a的5T畫素，而且一些電子能由連接電容器的開關連接點自基板直接收集，這也就解釋了為何快門效率並不完美。

針對圖2的兩種畫素種類，滿階(full well)電荷和感測節點電容值成正比，且雜訊和感測節點電容值的平方根成正比。一個1.6fF的典型浮動擴散，對應100μV/e的轉換增益，將以1V的電壓擺幅操作。這對應10,000e-的飽和度。1.6fF的kTC雜訊是16e-RMS。此雜訊出現在訊號和參考樣本中，所以在感測器輸出，它是以2的平方根增加至23e-RMS。在這個例子中，動態範圍被限制在53dB，明顯低於它的ITCCD對手。唯有將電荷傳輸前的浮動擴散重置電平做為光訊號的參考，才可能透過CDS消除感測節點的kTC雜訊，並達到與IT CCD相似的動態範圍。

電荷域全局式快門畫素

圖4顯示一個具有相關雙重取樣的電荷傳輸畫素(charge transfer pixel)，以及它的時序電路圖。除了5TGS畫素結構之外，還額外增加了兩個傳輸閘Ø2和Ø3。曝光後，在陣列裡的所有畫素中，訊號會被同步傳送至Ø2閘。在讀出期間，儲存在Ø2下的電荷封包會被一列列地傳送至浮動擴散。

圖4 具有相關雙重取樣的電荷傳輸畫素及其時序電路圖。

在CDS電路中，浮動擴散會在電荷傳輸前後被取樣，如此一來就能降低讀取雜訊。已知此結構會有4.8e-RMS和3e-RMS的讀取雜訊。此種畫素的快門效率受到限制，因為有些生成於基板的光電荷可能會由儲存閘Ø2直接收集，而不是由光電二極體收集。3e-RMS顯示快門效率是99.96%，再一次受限於電荷擴散及傳輸閘Ø1下的洩漏電流。

很明顯的，CDS和全局式快門在畫素中需要兩個儲存元素。在這個案例中，浮動擴散和Ø2閘就是這兩個記憶元素。此架構的變型已被提出，主要是減少了電荷傳輸及儲存所需的區域：用兩種可能方案結合 Ø1/Ø2，包括用精簡的「幫浦閘(pump gate)」取代 Ø1/Ø2，或是採用一種架構，其中的Ø2由光電二極體取代。雖然能提供最佳的雜訊效能，然而快門效率仍無法滿足所有應用。

第二個問題依然是儲存節點2的暗電流洩漏。這個儲存閘一般是一個表面通道裝置(除了在Ø2由光電二極體取代的狀況下，是一個針扎光電二極體)。為了盡量減少洩漏，此儲存裝置得是埋入通道的裝置。然而埋入通道裝置的每單位電荷儲存容量會較低，這可能會限制最小畫素尺寸。

電壓域全局式快門畫素

圖5顯示一個GS畫素架構，計有8個電晶體和兩個畫素內電容器。這是一個電壓域全局式快門畫素，記憶的不只是訊號電平，還有電容上畫素內的浮動擴散的重置電平，這個電容器是在第一個緩衝放大器(buffer amplifier)之後。圖5顯示兩個以串聯方式連結的儲存電容，但還是能考慮其他配置，例如並聯或級聯(cascade)。

這種串連方式可實現最精簡的畫素設計。時序也顯示於圖5中。影像擷取週期始於針扎光電二極體的一次曝光。在曝光期結束時，重置電平V_reset會先在C2上被取樣，在此之後，電荷會被傳輸至浮動擴散FD。然後，訊號電平V_signal會在C1被取樣。在讀出期間，首先是自C2讀出重置電平，然後C1和C2會被短路。由於C1和C2在電容值方面是相等的，在短路這兩個電容之後的訊號讀值是(V_signal+V_reset)/2。由一般是在影像感測器的列放大器(column amplifier)中的讀出電路來計算兩個畫素讀值的差異，並再次放大訊號得到V_signal-V_reset結果。

圖5顯示兩種時序模式。在模式1中，在畫素的第二個V_signal樣本的採樣期間，S2脈衝持續存在。在模式2，取樣之前，S2會再次開啟。模式1會包含兩個樣本之間的非對稱閘源串音(asymmetric gate-source crosstalk)。這會造成兩個讀值之間的額外偏差，並增加近30%的固定模式雜訊，然而時域讀取雜訊較低。

圖5 GS畫素架構。

當C1等於C2時，畫素的時域讀取雜訊是最佳的。在模式1，時域讀取雜訊是kT/2C，其中的C是C1和C2的電容值。在模式2中，讀取雜訊是kT/C。更複雜的模型還有畫素電晶體的雜訊。讀取雜訊與畫素內電容的大小高度相關。對較大的畫素而言，可以產生較大的電容，能實現較低的讀取雜訊。一個5.5μm的畫素具有兩個分別為16fF的畫素內電容，如此能在模式2及模式1中分別達到13和10e-RMS。一個大型6.4μm的畫素，具有兩個36fF的畫素內電容可達到8e-RMS。在較小的3.5μm畫素，只有8fF可用，則讀取雜訊為17e-RMS。

5.5μm畫素的滿階電荷受限於浮動擴散感測節點的擺幅，大約只到13,500e-。這造成5.5μm pixels的動態範圍是60dB；6.4 μm畫素達到滿階的電荷15,000e-，加上較低的雜訊，可以達到65dB的動態範圍。

此種8T GS畫素結構的快門效率極佳，這是由於以下這幾個理由：

˙電容C1和C2是採用閘極或金屬-絕緣體-金屬電容器，它們無法收集生成於基板內的電荷。透過畫素內開關S1和S2的源/汲連結點，仍可能從基板收集小量的電荷，但是這些連結點僅覆蓋畫素的極小面積。

˙如果可以從基板收集這樣的電荷，則有類似的機會能在C1或C2上收集，於是針對儲存於這兩個電容器中的訊號和參考樣本，就會產生共模偏差誤差(common-mode offset error)，這能在CDS後被消除。

˙就浮動擴散和儲存電容的電容比值而言，在C1或C2上被收集到的電子對於電壓訊號的影響，小於出現在浮動擴散的電子。例如，在5.5μm畫素中，浮動擴散是1.6fF，儲存電容是每一個16fF。這就意謂在FD上轉換的電子會引起100μV的訊號變化，而在C1或C2上收集到的電子僅會造成10μV的變化。

已知前面照度(front-side illuminated，FSI)8T GS畫素的快門效率優於99.999%。因為此畫素並不仰賴光線遮蔽，且儲存節點幾乎無法收集任何來自基板的電荷，這樣的畫素能被用於結合背面的薄型化。

背面照度及全局式快門畫素

在今日，背面照度(backside illuminated)CMOS影像感測器已被廣泛用於消費性應用中。此技術被用來改善感光度，同時可以將畫素間距進一步縮減至1.4μm及以下。相同的技術也能被用來改善量子效率及全局式快門畫素的感光度。背面照度(Backside illumination，BSI)還能將感光光譜擴增至近紫外線及超紫外線光譜。

在傳統的前面照度影像感測器上，這些波長的光會被阻擋，這是因為位於矽頂部的金屬間電介質層會吸收。然而這些波長的光在越來越多的機器視覺應用，例如半導體檢查中是很重要的。

藉著BSI，光電荷會在背側表面生成，朝向光電二極體的電荷擴散變得更為重要。這也就是為何比起前面照度，後面照度要獲得良好的快門效率是比較困難的。光遮蔽不太有效，因為它們無法影響電荷擴散。再者，較短的波長也讓快門效率變得更差，因為這些光子在靠近表面的地方被吸收了，並在遠離光電二極體的地方生成光電荷。特別是對於前面討論過的電荷域全局式快門畫素，要避免擴散至電荷儲存元素變得困難。採用CDS的電壓域全局式快門畫素能保持良好的快門效率，我們在前面已提到箇中理由，像是當電子打到儲存元素時，對於訊號的衝擊較小，以及CDS電壓域全局式快門畫素的差異化運作等。

8T電壓域全局式快門BSI影像感測器原型已開發完成，據報告其快門效率是99.996%，遠高於幾乎是所有使用情境的接受限度。讀取雜訊及滿階電荷不會因為背面照度而有所改變。採用最佳化的抗反射塗層，QE能被最佳化以達到預期的波長範圍。

全局式快門畫素的縮放

8T畫素結構包含許多元件(8個電晶體、2個電容器)，以及大量的互連路徑。在0.18μm CMOS中，最小的畫素間距約是5.5μm。為了要開發更小的3.5μm畫素，可以採取以下方法：

˙IC技術轉換至更小製程節點。CMOSIS能以110nm前段及90nm後段的製程規則來製造畫素。此製程一開始是針對1.75μm共享式4T畫素所開發，能窄化互連間距，而且能降低互連堆疊的高度，如此能改善畫素的光學效能，例如量子效率及角畫素響應(angular pixel response)。

˙採用畫素共享方式，以分享畫素中的首個源極隨耦電路(source follower)。分享互連路徑，從兩相鄰列至兩直行總線間選擇畫素。

即使縮放，在3.5μm全局式快門畫素上可以達到58.5dB的動態範圍，17e-RMS的雜訊電平，14,800e-的滿階電荷。在550nm的量子效率是46%。

結論

僅有在畫素可採用相關雙取樣以維持低時域讀取雜訊的使用情境中，具有全局式快門畫素的CMOS感測器才能匹敵IT-CCD元件。在此同時，就像是如果CCD漏光(smear)就會造成全局式快門畫素的快門效率降低，必須在畫素設計時進行有效處理。解決方案之一是電壓域全局式快門畫素，目前也已有數種畫素製作方法被提出討論。

電荷域畫素能提供較低的讀取雜訊，但代價是較差的快門效率，以及較難使用背面照度。全局式快門畫素的未來發展是採用CMOS縮放技術來製造更小的畫素結構，且目標是要至少維持今日所能達到的效能值。背面照度方案可以考慮，且已與電壓域全局式快門畫素一起被演示。